ADPLLの基本的な構成
入力信号に対して加減すべき周波数の倍率をデジタル入力で指定し出力信号を得る。
ADPLLではカウンタ回路やTDC、DCO、フィルタがすべてデジタル回路で構成される。
TDCはインバータ回路による遅延線と遅延を記録するFF回路から構成される。
DCOから戻された信号に対する外部からの基準信号の時間差を遅延線で検出する。
DCOは多数のMOSバラクタが並列接続された発振回路である。
MOSバラクタはアナログPLLで使用されるVCOのバリキャップ（可変容量ダイオード、バラクタ）と異なり、意図的に印加電圧に対する容量変化が非直線的であり、制御入力信号電圧（電源電圧）や温度変化による容量のふらつきを少なくしている。例えば、制御入力に応じて40aF程度の変化を起こすMOSバラクタを使用する。

ADPLL（英語: All Digital Phase-locked loop、完全デジタル位相同期回路）とは、電子回路の1つであり回路の構成要素をすべてデジタル化した位相同期回路（PLL）である[1]。

回路をすべてデジタル化することで、21世紀現在、主要な半導体回路技術となっているCMOSプロセスでPLL回路を構成でき[2]、ループフィルタの時定数を動的に変更することで同期が収束するまでの時間を大幅に短縮できるなど、多くの利点がある[3]。

Allの付かない従来型の「デジタルPLL」は、名称にデジタルが付くが、位相比較器 (PFD) と分周器にデジタル回路が使用されている一方で、フィルタとVCOはアナログ回路である。

特徴

基本動作

ADPLLは、デジタルによる設定周波数データ (frequency command word, FCW) と外部からの基準周波数入力から、デジタル制御によって周波数をコントロールするDCO（digitally controlled oscillator、デジタル制御発振器）から出力を発生させ、この出力信号をカウンタ回路によって基準周波数入力で除算してFCWとの差異を元にDCOを調整し、基準周波数入力に基づくFCWの設定値に出力を合わせて行くものである。

構成

通常のPLLはフィードバック・ループによる不安定性を解消するためにローパス・フィルタによって高速応答性を犠牲にしている。これは多くの場合、大した問題とはならないが、回路の起動時のような過渡状態では目的の周波数が得られるまで時間が掛かり、特に高性能デジタル半導体の消費電力削減を目的として使用しない回路ブロックごとに供給電力を頻繁に遮断する場合には、再起動に時間が掛かり不都合である。フィルタの時定数を小さくすれば応答性が高まるが安定性が失われる危険が増す。オールデジタルPLLでは、必要に応じてフィルタ特性をそのつど変更でき、素早く所望の周波数近くまで引き上げた後でフィルタを有効化すればよく、安定性と高速応答性を両立できる。 カウンタ+TDC部が、従来型デジタルPLLでの分周器と位相比較器の役割を担う。整数倍の周波数変化（Interger型PLL）であればカウンタは従来型と変わりなく、デジタルによる外部制御入力によって分周する比率を変えるだけであり、TDC部が位相比較器の役割を果たす。少数を含む倍率の周波数変化を求める場合には、TDC部での位相差の検出結果でデジタル・フィルタへ与える位相差情報を調整する。

TDC
TDC (Time to Digital Converter) 回路は、DCO回路からの帰還ループをデジタル入力として複数の非反転型のインバータ回路による遅延部へデジタル信号を伝える。オールデジタルPLL回路の入力であるデジタルな基準信号で遅延部に伝播している信号をインバータ回路ごとの多数のタップに接続したラッチ回路で同時に捕らえ、基準信号とDCO回路からの出力信号のずれをインバータ回路ごとの遅延時間程度を分解能とするデジタルな位相差情報とする。遅延素子としてのインバータ回路の遅延量は温度や電源電圧に影響を受けるが、DCO回路の発振周波数は明らかなので遅延部でのDCO信号の計測から逆にそれぞれの遅延素子の遅延量が推定でき補正される。
DCO
DCO (Digitally Controlled Oscillator) 回路はデジタル入力で制御されたLC発振回路であり、多数並列接続されたMOSバラクタのそれぞれに対して"0"か"1"の制御電圧を個別に印加することで、静電容量をデジタル的に変化させる。静電容量の変化に応じて発振周波数を制御する点では通常のバリキャップを使うアナログ型のVCOと同じである。オールデジタルPLL中ではDCO回路内の部品であるMOSバラクタが唯一、アナログで動作する部分である。外部的には出力信号の周波数変動範囲をDAC（デジタル - アナログ・コンバータ）で制御できるようにしたVCOとほぼ等価であるが、DACで制御用電圧を作ることなくデジタル入力で直接MOSバラクタ（バリキャップ、可変容量ダイオード）を制御する点で異なる。このままではMOSバラクタの配列数が発振周波数の制御分解能を制約するので、バラクタの1つに加える制御電圧のデューティ比を変化させることでバラクタ1個以下の細かな静電容量の変化を作り、発振周波数を細かく制御する。また、個々のバラクタの静電容量特性のバラツキが発振周波数の精度を低下させるので、このバラツキを平準化するためにΔΣ型DACのように制御電圧を印加するバラクタを次々に切り替える「ダイナミック・マッチング」という工夫も行なわれる[4]。

脚注

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注釈

  1. ↑ 「安定性と速応性のトレードオフ問題」とは、位相雑音と高速整定とのトレードオフとも言い、位相を安定させるためにループフィルタで高周波をカットすると設定周波数までの収束するのに時間がかかり、両者を同時に最適化するの一般に困難であるという問題である。
  2. ↑ 微細な設計ルールのデジタルCMOSプロセスでは、1.5V以下の動作電圧が実現出来る。また、チャージポンプ回路が不要なので低動作電圧動作でも支障なく、同時に位相雑音も低減できる。
  3. ↑ 従来型のアナログ動作のPLLでは微細化が進んでも性能が向上するとは限らない。
  4. ↑ 一般的にアナログフィルタは抵抗とキャパシタを多用するので回路規模が大きくなる。

出典

  1. ↑ 小林春夫 他 (2009年11月25日). “完全デジタルPLL技術の動向” (PDF). 群馬大学. pp. 4,7-8. 2015年1月2日閲覧。
  2. ↑ 完全デジタルPLL技術の動向 pp.14
  3. ↑ 完全デジタルPLL技術の動向 pp.25-29
  4. ↑ 小林春夫・他著　『完全デジタルPLL回路　ADPLLを学ぶ』、「日経エレクトロニクス2009年6月1日号」
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